ARM Cortex-A76

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ARM Cortex-A76是一个基于ARMv8.2-A64位指令集架构设计的中央处理器以及ARM内核。由安谋控股旗下奥斯汀设计中心的奥斯汀团队设计。

ARM表示，与上一代的ARM Cortex-A75相比，整数和浮点性能分别提高了25%和35%^[2]。ARM Cortex-A76是ARM Cortex-A73和ARM Cortex-A75的继任产品，但基于全新设计。

ARM Cortex-A76拥有四条超标量乱序执行解码流水线令到A76可以同时读取4条指令，并且重命名和调度4Mops（每秒数百万次操作），每个周期8条µops（Micro-operation）。乱序执行窗口大小为128位。后端是8个执行端，流水线深度为13阶段，执行延迟（execution latencies）为11个阶段^[3][4]。

ARM Cortex-A76支持非特权32位应用程序，但特权应用程序必须使用64 位ARMv8-AISA，A76还支持读取LDAPR指令 (ARMv8.3-A)，点积指令 (ARMv8.4-A)，PSTATE安全跳过推测存储（PSTATE Speculative Store Bypass Safe,SSBS）和推测屏障指令（CSDB、SSBB、PSSBB）（ARMv8.5-A��^[5]。

ARM Cortex-A76内存带宽相对于ARM Cortex-A75增加了90%^[6][7]。ARM表示，A76的性能预计将是ARM Cortex-A73的两倍，并且主要针对在移动应用中的性能。A76性能针对笔记本电脑级别，甚至包括Windows设备^[8]，并可与英特尔的Kaby Lake竞争^[9]。

ARM Cortex-A76支援ARM的DynamIQ技术，与ARM Cortex-A55节能小核结合使用时，有望作为高性能大核使用^[10]。

2019年2月20日，ARM宣布基于Cortex-A76重新设计用于基础设施或者服务器应用的Neoverse N1微架构（代号为 Ares）。该设计支持多达64或128个Neoverse N1核心^[11][12]。

ARM Cortex-A76 的显著变化：

• 具有4周期LD指令（LD-use）连贯指令获取请求（I-cache）和加载和存储请求（D-cache）
• L2 缓存：每核心512–1024kB
• 使用网状互连架构（Mesh interconnect）而不是再使用每个集群 1-4 个核心

ARM Cortex-A76可作为半导体IP核授权给被许可方（例如高通和联发科），其设计使其适合与其他IP内核（例如 GPU、数字信号处理器（DSP）、显示控制器）集成到一个片上系统（SoC）中。

ARM Cortex-A76首次用于海思麒麟980^[13]。

ARM 还与高通合作开发了 Cortex-A76 的半定制版本在高通的高端Kryo 495 (Snapdragon 8cx)/Kryo 485 (Snapdragon 855 和 855 Plus) 中使用，以及高通的中档Kryo 460(Snapdragon 675) 和Kryo 470(Snapdragon 730) CPU。高通所做的修改之一便是增加重排序缓冲区以增加乱序执行窗口大小^[14]。

ARM Cortex-A76也用于Exynos 990和Exynos Auto V９，还有联发科Helio G90/G90T/G95和天玑 800和天玑 820以及海思麒麟985 5G和麒麟990 4G/990 5G/990E 5G^[15][16][17]。