ARM Cortex-A76

此條目需要精通或熟悉相关主题的编者参与及协助编辑。 請邀請適合的人士改善本条目。更多的細節與詳情請參见討論頁。

ARM Cortex-A76是一個基於ARMv8.2-A64位指令集架構設計的中央處理器以及ARM內核。由安謀控股旗下奧斯汀設計中心的奧斯汀團隊設計。

ARM表示，與上一代的ARM Cortex-A75相比，整數和浮點性能分別提高了25%和35%^[2]。ARM Cortex-A76是ARM Cortex-A73和ARM Cortex-A75的繼任產品，但基於全新設計。

ARM Cortex-A76擁有四條超純量亂序執行解碼流水線令到A76可以同時讀取4條指令，並且重命名和調度4Mops（每秒數百萬次操作），每個週期8條µops（Micro-operation）。亂序執行窗口大小為128位。後端是8個執行端，流水線深度為13階段，執行延遲（execution latencies）為11個階段^[3][4]。

ARM Cortex-A76支持非特權32位應用程序，但特權應用程序必須使用64 位ARMv8-AISA，A76還支持讀取LDAPR指令 (ARMv8.3-A)，點積指令 (ARMv8.4-A)，PSTATE安全跳過推測存儲（PSTATE Speculative Store Bypass Safe,SSBS）和推測屏障指令（CSDB、SSBB、PSSBB）（ARMv8.5-A）^[5]。

ARM Cortex-A76內存帶寬相對於ARM Cortex-A75增加了90%^[6][7]。ARM表示，A76的性能預計將是ARM Cortex-A73的兩倍，并且主要針對在移動應用中的性能。A76性能針對筆記本電腦級別，甚至包括Windows設備^[8]，并可與英特爾的Kaby Lake競爭^[9]。

ARM Cortex-A76支援ARM的DynamIQ技術，與ARM Cortex-A55節能小核結合使用時，有望作為高性能大核使用^[10]。

2019年2月20日，ARM宣布基於Cortex-A76重新設計用於基礎設施或者服務器應用的Neoverse N1微架構（代號為 Ares）。該設計支持多達64或128個Neoverse N1核心^[11][12]。

ARM Cortex-A76 的顯著變化：

• 具有4週期LD指令（LD-use）連貫指令獲取請求（I-cache）和加載和存儲請求（D-cache）
• L2 緩存：每核心512–1024kB
• 使用網狀互連架構（Mesh interconnect）而不是再使用每個集群 1-4 個核心

ARM Cortex-A76可作為半導體IP核授權給被許可方（例如高通和聯發科），其設計使其適合與其他IP內核（例如 GPU、數位訊號處理器（DSP）、顯示控制器）集成到一個片上系統（SoC）中。

ARM Cortex-A76首次用於海思麒麟980^[13]。

ARM 還與高通合作開發了 Cortex-A76 的半定製版本在高通的高端Kryo 495 (Snapdragon 8cx)/Kryo 485 (Snapdragon 855 和 855 Plus) 中使用，以及高通的中檔Kryo 460(Snapdragon 675) 和Kryo 470(Snapdragon 730) CPU。高通所做的修改之一便是增加重排序緩衝區以增加亂序執行窗口大小^[14]。

ARM Cortex-A76也用於Exynos 990和Exynos Auto V９，還有聯發科Helio G90/G90T/G95和天璣 800和天璣 820以及海思麒麟985 5G和麒麟990 4G/990 5G/990E 5G^[15][16][17]。