Voir la source de X86

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{{Minuscule}}
{{Infobox
|image=Intel i486 sx 25mhz 2007 03 27b.jpg
|légende=Un processeur Intel 80486 SX 25
}}
La famille '''x86''' est une [[architecture de processeur]] dont l'origine est l'[[Intel 8086]]. Cette série est nommée ''IA-32'' (pour ''Intel architecture 32 bits'') par [[Intel]] pour ses processeurs à partir du [[Pentium (microprocesseur)|Pentium]].

Un constructeur de microprocesseur pour [[compatible PC]] doit maintenir une [[compatibilité descendante]] avec ce jeu d'instructions s'il veut que les [[logiciel]]s déjà écrits fonctionnent sur les nouveaux microprocesseurs.

== Origine du nom ==
Le nom {{citation|x86}} est un terme générique pour la famille de processeurs issue de l'Intel 8086, le "x" correspondant aux chiffres 1, 2, 3 et 4 qui a été utilisé dans le nom des premières évolutions du 8086 : [[Intel 80186]], [[Intel 80286]], [[Intel 80386]] et [[Intel 80486]]<ref>{{en}} https://techterms.com/definition/x86</ref>.

== Historique ==
À l'origine de conception [[Complex instruction set computer|CISC]], les nouvelles générations ont été de plus en plus conçues comme des [[processeur]]s [[Reduced instruction set computer|RISC]], les instructions complexes étant transformées dans le microprocesseur en instructions plus élémentaires depuis le [[Pentium Pro]].

Cette famille de processeurs a commencé en [[16 bits]]. Elle est passée en [[32 bits]] avec l'Intel 80386. Elle est passée en [[64 bits]] avec l'[[Opteron]] du concurrent [[Advanced Micro Devices]] (AMD), suivi un an plus tard par [[Intel]] avec les instructions [[Intel 64]] ou EM64T.

== Chronologie ==
Le tableau ci-dessous dresse une liste non exhaustive des processeurs grand public<ref>{{lien web |langue=en|titre=''Microprocessor Hall of Fame'' |url=http://www.intel.com/museum/online/hist%5Fmicro/hof/ |éditeur=Intel |consulté le=11 août 2007}}.</ref> implémentant le [[jeu d'instructions x86]], regroupés par générations qui décrivent les évolutions importantes dans l'histoire du x86.

{| class="wikitable" style="text-align: center;font-size: 84%"
|-
! colspan="2" rowspan="2" |Génération
! rowspan="2" |Introduction
! rowspan="2" |Principaux modèles grand public
! colspan="3" |Espace d'adressage
! rowspan="2" |Principales évolutions
|-
!Linéaire
![[Adresse virtuelle|Virtuelle]]
![[Adresse physique|Physique]]
|-
| rowspan="16"|x86 ||rowspan="2" |'''1''' || 1978 || [[Intel 8086]], [[Intel 8088]] (1979) || rowspan="3" style="background: #FAECC8;" |16-bit ||rowspan="2" style="background: #FAECC8;" |NA ||rowspan="2" style="background: #FAECC8;" |20-bit ||Premiers processeurs x86
|-
| rowspan="2" |1982 || [[Intel 80186]], [[Intel 80188]]<br>[[NEC V20]]/V30 (1983) ||calcul rapide des adresses en hardware, opérations rapides (division, multiplication, etc.)
|-
| '''2''' || [[Intel 80286]] et clones || style="background: #FAECC8;" |30-bit ||style="background: #FAECC8;" |24-bit ||[[Mode protégé]], IBM PC XT 286, [[IBM AT]]
|-
| '''3''' || 1985 || [[Intel 80386]], [[Am386|AMD Am386]] (1991) || rowspan="13" style="background: #CEE0F2;" |32-bit || rowspan="13" style="background: #CEE0F2;" |46-bit ||rowspan="5" style="background: #CEE0F2;" |32-bit ||[[Jeu d'instructions]] 32-bit, MMU avec [[pagination (informatique)|pagination]]
|-
| '''4''' || 1989 || [[Intel 80486]]<br>[[Cyrix]] [[Cyrix Cx486SLC|Cx486SLC]], [[Cyrix Cx486DLC|Cx486DLC]] (1992)<br>[[Am486|AMD Am486]] (1993), [[AMD 5x86|Am5x86]] (1995) ||[[pipeline (architecture des processeurs)|Pipeline]] de type RISC, [[Unité de calcul en virgule flottante|FPU]] et [[mémoire cache]] intégrés
|-
| rowspan="3" |'''5''' || 1993 || [[Intel Pentium]], [[Intel Pentium|Pentium MMX]] (1996) ||[[Processeur superscalaire]], [[bus de données]] [[Processeur 64 bits|64 bits]], FPU plus rapide, [[Jeu d'instructions MMX|MMX]], [[Symmetric multiprocessing|SMP]]
|-
|  1994 || [[NexGen]] [[Nexgen NX586|Nx586]]<br>AMD [[AMD K5|5k86]]/[[AMD K5|K5]] (1996) || Microarchitecture discrète (traduction des [[Micro-opération|µ-op]])  
|-
|  1995 || {{Lien|Cyrix 5x86|texte=Cyrix Cx5x86}}<br>[[Cyrix 6x86|Cyrix 6x86 MX]] (1997) [[Cyrix 6x86|MII]] (1998) ||[[Renommage de registres]], [[exécution spéculative]], [[exécution dans le désordre]]
|-
| rowspan="3" |'''6''' || 1995 || Intel [[Pentium Pro]] || rowspan="2" style="background: #CEE0F2;" |36-bit ([[Extension d'adresse physique|EAP]]) || Traduction des micro-instructions, [[exécution spéculative]], [[Extension d'adresse physique|EAP]] (Pentium Pro), cache L2 intégré (Pentium Pro)
|-
| 1997 ||Intel [[Pentium II]], [[Pentium III]] (1999)<br>[[Celeron]] (1998), [[Xeon]] (1998) || Support du cache L3, [[3DNow!]], [[Streaming SIMD Extensions|SSE]], [[Socket 370]]
|-
| 1997 || [[AMD K6]]/[[AMD K6-2|K6-2]] (1998)/[[AMD K6-III|K6-III]] (1999)|| style="background: #CEE0F2;" |32-bit ||[[3DNow!]], support du cache L3 (K6-III)
|-
| rowspan="5" |Optimisation de la plateforme|| 1999 || AMD [[Athlon]], [[Athlon#Athlon_XP|Athlon XP]]/[[Athlon MP|MP]] (2001)<br>[[Duron]] (2000), [[Sempron]] (2004) || style="background: #CEE0F2;" |36-bit ||FPU superscalaire, meilleure conception (''jusqu'à 3 instructions x86 par top d'horloge''), [[Slot A]] ou [[Socket A]]
|-
| rowspan = "2" |2000 || [[Crusoe]] || style="background: #CEE0F2;" |32-bit ||[[Very long instruction word]]
|-
|Intel [[Pentium 4]] || rowspan="3" style="background: #CEE0F2;" |36-bit ||Pipeline profond, haute fréquence, [[SSE2]], [[Hyper-threading]], [[Socket 478]]
|-
| rowspan="2" |2003 || Intel [[Pentium M]]<br>[[Core (microarchitecture)|Intel Core]] (2006), [[Pentium Dual-Core]] (2007)<!-- Intel Core is based off Pentium M --> ||Optimisé pour une faible consommation d'[[Thermal Design Power|énergie]], [[NX Bit]] (Dothan) (Intel Core "[[Yonah]]")
|-
|[[Efficeon]] ||[[Very long instruction word]], [[NX bit]], [[HyperTransport]], [[AMD64]]
|-
| rowspan="27" style="background: #ececec; color: grey; vertical-align: middle; font-size: smaller;"| [[x86-64]] ||rowspan="27" style="background: #ececec; color: grey; vertical-align: middle; font-size: smaller;"|Extension 64-bit<br>depuis 2001 || colspan="6" style="background: #ececec; color: grey; vertical-align: middle; font-size: smaller;" |x86-64 est l'architecture étendue 64 bits, elle préserve l'intégralité de l'architecture x86. Elle réside en mode 64 bits, manque de mode d'accès dans la segmentation, présente un espace d'adressage linéaire à autorisation architecturale de 64 bits, une architecture IA-32 adaptée dans le mode de compatibilité avec le mode 64 bits est fournie pour prendre en charge les anciennes applications x86.
|-
| 2003 || [[Athlon 64]]/[[Athlon 64 FX|FX]]/[[Athlon 64 X2|X2]] (2005), [[Opteron]]<br>[[Sempron]] (2004)/[[Sempron X2|X2]] (2008)<br>[[AMD Turion]] (2005)/[[Turion 64 X2|X2]] (2006) || colspan="3" style="background: #ececec;" |40-bit ||[[x64|Jeu d'instructions x86-64]], [[contrôleur mémoire]] intégré, [[HyperTransport]], [[Socket 754]]/[[Socket 939|939]]/[[Socket 940|940]] ou [[Socket AM2|AM2]]
|-
| 2004 || [[Pentium_4#Prescott|Pentium 4]] (Prescott)<br>[[Celeron D]], [[Pentium D]] (2005) ||rowspan="2" colspan="3" style="background: #ececec;" |36-bit || Pipeline très profond, très haute fréquence, [[SSE3]], [[LGA 775]]
|-
| 2006 || [[Intel Core 2]]<br>[[Pentium Dual-Core]] (2007)<br>[[Celeron#Famille_Core|Celeron Dual-Core]] (2008) ||Faible consommation d'énergie, [[Microprocesseur multi-cœur|multi-cœur]], fréquence d'horloge plus faible, [[SSSE3]] (Penryn) 
|-
| 2007 || [[AMD Phenom]]/[[AMD Phenom II|II]] (2008)<br>[[AMD Athlon II|Athlon II]] (2009), [[Turion II]] (2009)|| colspan="3" style="background: #ececec;" |48-bit ||  quad-core monolithique, FPU 128 bits, [[SSE4a]], HyperTransport 3, conception modulaire, [[Socket AM2+]] ou [[AM3]]
|-
| rowspan="4" |2008 || [[Intel_Core_2#Processeurs_de_la_famille_Core_45_nm|Intel Core 2]] (45 nm) ||rowspan = "4" colspan="3"  style="background: #ececec;" |40-bit || [[SSE4#SSE4.1|SSE4.1]]
|-
| [[Intel Atom]] ||Très faible consommation d'énergie
|-
| Intel [[Intel Core i7|Core i7]]<br>[[Intel Core i5|Core i5]] (2009), [[Intel Core i3|Core i3]] (2010)||''[[out-of-order]]'', superscalaire, bus [[QuickPath Interconnect|QPI]], conception modulaire, contrôleur mémoire intégré, 3 niveaux de cache
|-
| [[VIA Nano]] ||Exécution ''[[Exécution dans le désordre|out-of-order]]'', superscalaire, chiffrement matériel, très faible consommation d'énergie, gestion de l'énergie adaptative
|-
| 2010 ||[[Bulldozer (microarchitecture)|AMD FX]] || colspan="3"  style="background: #ececec;" |48-bit || Huit cœurs, [[Multiplieur-accumulateur|Multiply-accumulate]], [[OpenCL]], [[Socket AM3+]]
|-
| rowspan="3" |2011 || [[AMD APU]] séries A et E ([[AMD APU|Llano]]) || colspan="3" style="background: #ececec;" |40-bit ||[[PCI Express|PCI Express 2.0]], [[Socket FM1]]
|-
|  [[AMD APU]] séries C, E et Z ([[Bobcat (microarchitecture)|Bobcat]]) || rowspan = "2" colspan="3" style="background: #ececec;" |36-bit || Faible consommation énergétique
|-
| [[Intel Core i3]], [[Intel Core i5|Core i5]] et [[Intel Core i7|Core i7]]<br>([[Sandy Bridge]]/[[Ivy Bridge]]) ||Connexion en anneau interne, cache de micro-opérations décodées, [[LGA 1155]]
|-
| rowspan = "2" |2012 || [[AMD APU]] série A ([[Bulldozer_(microarchitecture)#Bulldozer (2011)|Bulldozer]], [[AMD_APU#Trinity|Trinity]] et suivants) || rowspan = "3" colspan="3"  style="background: #ececec;" |48-bit || [[Advanced Vector Extensions|AVX]], conception hautement modulaire, [[Socket FM2]] ou Socket FM2+
|-
| Intel [[Xeon Phi]] (Knights Corner) || Coprocesseur sur carte d'extension PCIe pour système basé sur Xeon, ''Manycore Chip'', In-order [[Intel Pentium#P54C|P54C]], VPU très large (SSE 512 bits), instructions LRBni (8× 64-bit)
|-
| rowspan = "3" |2013 || |AMD [[Jaguar (microarchitecture)|Jaguar]]<br>(Athlon, Sempron) ||[[Système sur une puce|SoC]], console de jeu et processeur de périphérique intelligent basse consommation 
|-
| Intel [[Silvermont]]<br>(Atom, Celeron, Pentium) ||colspan="3"  style="background: #ececec;" |36-bit ||[[Système sur une puce|SoC]], basse/très basse consommation énergétique
|-  
|[[Intel Core i3]], [[Core i5]] et [[Core i7]] ([[Haswell (microarchitecture)|Haswell]]/[[Haswell_(microarchitecture)#Famille_Broadwell|Broadwell]]) || rowspan = "2" colspan="3" style="background: #ececec;" |39-bit ||[[AVX2]], extensions de synchronisation transactionnelle, [[LGA 1150]]
|-
| 2015 || Intel [[Haswell_(microarchitecture)#Les_différents_modèles|Broadwell-U]]<br>([[Intel Core i3]], [[Core i5]], [[Core i7]], [[Core M]], [[Pentium]], [[Celeron]]) ||[[Système sur une puce|SoC]], [[Platform controller hub|PCH-LP]] sur la même puce pour Broadwell-U
|-
|2015-2020 || Intel [[Skylake]]/[[Kaby Lake]]/[[Coffee Lake]]/[[Rocket Lake]]/[[Cannon Lake]]<br>(Intel Pentium/Celeron Gold, [[Intel Core i3|Core i3]], [[Intel Core i5|Core i5]], [[Core i7]], [[Core i9]]) || colspan="3" style="background: #ececec;" |46-bit || [[AVX-512]] (limité à Cannon Lake-U et aux variants bureaux/serveurs de Skylake)
|-
| 2016 || Intel [[Xeon Phi]] (Knights Landing) || rowspan="4" colspan="3" style="background: #ececec"| 48-bit ||Processeur et coprocesseur multi-coeurs pour les systèmes Xeon 
|-
|2016 || AMD Bristol Ridge<br>(AMD (Pro) A6/A8/A10/A12) || [[Platform controller hub|FCH]] intégré sur la puce, [[Système sur une puce|SoC]], [[Socket AM4]]
|-
|2017 || AMD [[Ryzen]]/[[Epyc]] || Implémentation de [[Simultaneous multithreading|SMT]] par AMD, plusieurs [[Die (circuit intégré)|dies]] sur une puce
|-
|2017 || {{Lien|Zhaoxin}} WuDaoKou (KX-5000, KH-20000) || Introduction de la toute nouvelle architecture x86-64 de l'entreprise chinoise 
|-
|2018-2021 || Intel ''[[Sunny Cove]]'' ([[Ice Lake]]-U et Y), ''[[Cypress Cove]]'' ([[Rocket Lake]]) || rowspan="3" colspan="3" style="background: #ececec;" |57-bit || Première implémentation du jeu d'instructions [[AVX-512]] dans le grand public. Ajout du ''Vector Neural Network Instructions'' (VNNI)
|-
|2020 || Intel ''[[Willow Cove]]'' ([[Tiger Lake]]-Y/U/H) || Architecture d'interconnexion à double anneau, mise à jour du ''Gaussian Neural Accelerator'' (GNA2), nouvelles instructions AVX-512 (''Vector Intersection''), protection contre les malwares au niveau processeur avec ''Control-Flow Enforcement Technology'' (CET)
|-
|2021 || Intel [[Alder Lake]] || Architecture hybride avec cœurs haute performances (''[[Golden Cove]]'') et cœurs basse consommation (''Gracemont''), support du [[PCI Express|PCIe 5.0]] et de la [[DDR5 SDRAM|DDR5]], mise à jour du ''Gaussian Neural Accelerator'' (GNA3)
|-
!colspan="2"|Génération
!Introduction
!Principaux modèles grand public
!colspan="3"|Espace d'adressage
!Principales évolutions
|}

== Architecture ==
La conception de la gamme x86 a mis l'accent sur la compatibilité ascendante. Ainsi, les générations successives de processeurs admettent plusieurs modes de fonctionnement, qui diffèrent en particulier du point de vue de l'accès à la mémoire.

Les logiciels pensés en 32 bits (i386) fonctionnent donc sur une architecture 64 bits (AMD64).

=== Accès mémoire ===

Les possibilités d'adressage mémoire de la gamme x86 remontent au [[Intel 8080|8080]], qui avait {{unité|16|bits}} de bus d'adresse et pouvait donc accéder à {{unité|64|kio}} de mémoire.

Le [[Intel 8086|8086]], pour faciliter le passage du 8080 au 8086, introduit l'adressage segmenté, où l'adresse référencée par {{lang|en|''segment:offset''}} est {{lang|en|''segment''}} · 0x10 + {{lang|en|''offset''}}, avec {{lang|en|''segment''}} et {{lang|en|''offset''}} tous deux sur {{unité|16|bits}}. Cela fournit {{unité|1|Mio}} de mémoire adressable, divisée en [[Segment de code|segment]]s de {{unité|64|kio}}, un segment commençant tous les {{unité|16|octets}}. Le processeur a 4 [[Registre de processeur#Registres spécialisés|registres]] de segment : un pour le code, un pour les données, un pour la pile et un supplémentaire (qui sert entre autres de destination dans les instructions de copie de chaînes de caractères). Intel introduit des « modèles mémoire ». Dans le modèle {{lang|en|''tiny''}}, qui imite le modèle mémoire du 8080, tous les registres de segment ont la même valeur et on accède donc effectivement à {{unité|64|kio}} de mémoire. C'est le modèle utilisé sous [[DOS]], par les exécutables [[.com (MS-DOS)|.com]]. Dans le modèle {{lang|en|''small''}}, les registres ont des valeurs différentes mais ne changent pas : on a donc {{unité|64|kio}} pour le code, {{unité|64|kio}} pour les données, {{unité|64|kio}} pour la pile. Pour manipuler plus de mémoire, il faut faire des accès « {{lang|en|''far''}} », c'est-à-dire aller chercher le mot en mémoire en changeant d'abord la valeur du registre de segment, puis en lisant le segment à l'offset voulu. Le modèle « {{lang|en|''large''}} » fait des accès ''far'' dans le code et les données et donc utilise effectivement le mébioctet d'espace adressable. Les modèles {{lang|en|''medium''}} ({{unité|64|kio}} de données, plusieurs segments de code) et ''compact'' (plusieurs segments de données, {{unité|64|kio}} de code) sont des compromis.

Le [[Intel 80286|80286]] brise la barrière des {{unité|1024|kio}} en introduisant le [[mode protégé]] : les segments ne se réfèrent plus à l'adresse {{lang|en|''segment''}}·0x10 mais à une table (la GDT ou la LDT) qui maintient en plus les informations de protection. L'espace adressable est de {{unité|16|Mio}}, l'espace virtuel est potentiellement de {{unité|1|Gio}}, un segment ne peut pas dépasser {{unité|64|kio}}. Avec le [[Intel 80386|80386]], Intel introduit un processeur [[32 bits]]. Les segments peuvent être aussi gros que tout l'espace adressable, soit {{unité|4|Gio}}. La [[pagination (informatique)|pagination]] vient s'ajouter à la [[segmentation (informatique)|segmentation]].

== Notes et références ==
{{Références}}

== Voir aussi ==
=== Articles connexes ===
* [[Jeu d'instructions x86]]
* [[AMD64]]

{{Palette|Microprocesseurs Intel|Microprocesseurs AMD}}
{{Portail|informatique}}

[[Catégorie:Architecture x86|*]]

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