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Sun SPARC

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SPARC
Información
Tipo plataforma
Desarrollador Sun Microsystems
Fabricante
Fecha de lanzamiento 1987
Estandarización
Uso Escritorio, Servidores
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Sun UltraSparc II.

SPARC (del inglés Scalable Processor ARChitecture) es una arquitectura RISC big-endian. Es decir, una arquitectura con un conjunto de instrucciones reducidas.

Fue originalmente diseñada por Sun Microsystems en 1985, se basa en los diseños RISC I y II de la Universidad de California en Berkeley que fueron definidos entre los años 1980 y 1982.

La empresa Sun Microsystems diseñó esta arquitectura y la licenció a otros fabricantes como Texas Instruments, Cypress Semiconductor, Fujitsu, LSI Logic entre otros.

SPARC es la primera arquitectura RISC abierta y como tal, las especificaciones de diseño están publicadas, así otros fabricantes de microprocesadores pueden desarrollar su propio diseño.

Una de las ideas innovadoras de esta arquitectura es la ventana de registros que permite hacer fácilmente compiladores de alto rendimiento y una significativa reducción de memoria en las instrucciones load/store en relación con otras arquitecturas RISC. Las ventajas se aprecian sobre todo en programas grandes.

La CPU SPARC está compuesta de una unidad de enteros (IU), que procesa la ejecución básica y una unidad de coma flotante (FPU) que ejecuta las operaciones y cálculos de números reales. La IU y la FPU pueden o no estar integradas en el mismo chip.

Aunque no es una parte formal de la arquitectura, las computadoras basadas en sistemas SPARC de Sun Microsystems tienen una unidad de manejo de memoria (MMU) y un gran caché de direcciones virtuales (para instrucciones y datos) que están dispuestos periféricamente sobre un bus de datos y direcciones de 32 bits.

Principales características

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  • Su característica distintiva es utilizar ventanas de registros.
  • 32 registros de enteros de 32 bits.
  • 16 registros de coma flotante de 64 bits (para el caso de doble precisión) que se pueden utilizar como 32 registros de 32 bits (para precisión simple).
  • Modos de direccionamiento:
    • Inmediato, (constantes de 13 bits).
    • Directo, (offset de 13 bits).
    • Indirecto, (registro + offset de 13 bits o registro + registro).
  • Utiliza instrucciones retardadas (saltos, load y store ).
  • Manejo de memoria:
    • Espacio virtual de 4 Gigabytes.
    • Unidad de manejo de memoria (MMU) que trabaja con páginas de tamaño configurable.

Categorías de Instrucciones

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La arquitectura SPARC tiene cerca de 50 instrucciones enteras, unas pocas más que el anterior diseño RISC, pero menos de la mitad del número de instrucciones enteras del 6800 de Motorola.

Las instrucciones de SPARC se pueden clasificar en cinco categorías:

  • LOAD y STORE (la única manera de acceder a la memoria). Estas instrucciones usan dos registros o un registro y una constante para calcular la dirección de memoria a direccionar.
  • Instrucciones Aritméticas/Lógicas/Shift. Ejecutan operaciones aritméticas, lógicas y de desplazamiento de bits. Estas instrucciones calculan el resultado si es una función de 2 operandos y guardan el resultado en un registro.
  • Operaciones del Coprocesador. La IU extrae las operaciones de coma flotante desde las instrucciones del bus de datos y los coloca en la cola para la FPU. La FPU ejecuta los cálculos de coma flotante con un número fijo en unidad aritmética de coma flotante (el número es dependiente de la aplicación). Las operaciones de coma flotante son ejecutadas concurrentemente con las instrucciones de la IU y con otras operaciones de coma flotante cuando es necesario. La arquitectura SPARC también especifica una interfaz para la conexión de un coprocesador adicional.
  • Instrucciones de Control de Transferencia. Estas incluyen jumps, calls, traps y branches. El control de transferencia es retardado usualmente hasta después de la ejecución de la próxima instrucción, así el pipeline no es vaciado porque ocurre un control de tiempo. De este modo, los compiladores pueden ser optimizados por ramas retardadas.
  • Instrucciones de control de registros Read/Write. Estas instrucciones se incluyen para leer y grabar el contenido de varios registros de control. Generalmente la fuente o destino está implícito en la instrucción.

Ventanas de registros

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Un rasgo único caracteriza al diseño SPARC, es la ventana con solape de registros. El procesador posee mucho más que 32 registros enteros, pero presenta a cada instante 32. Una analogía puede ser creada comparando la ventana de registros con una rueda rotativa. Alguna parte de la rueda siempre está en contacto con el suelo; así al girarla tomamos diferentes porciones de la rueda (el efecto es similar para el overlap de la ventana de registros). El resultado de un registro se cambia a operando para la próxima operación, obviando la necesidad de una instrucción Load y Store extra.

Se acordó para la especificación de la arquitectura, poder tener 32 registros "visibles" divididos en grupos de 8.

  • De r0 a r7, registros GLOBALES.
  • De r7 a r15, registros SALIDA.
  • De r15 a r23, registros LOCALES.
  • De r24 a r31, registros ENTRADA.

Los registros globales son "vistos" por todas las ventanas, los locales son solo accesibles por la ventana actual y los registros de salida se solapan con los registros de entrada de la ventana siguiente (los registros de salida para una ventana deben ponerse como registros de entrada para la próxima, y deben estar en el mismo registro).

El puntero de ventana mantiene la pista de cual ventana es la actualmente activa. Existen instrucciones para "abrir" y "cerrar" ventanas, por ejemplo para una instrucción "call", la ventana de registros gira en sentido antihorario; para el retorno desde una instrucción "call", esta gira en sentido horario.

Una interrupción utiliza una ventana fresca, es decir, abre una ventana nueva. La cantidad de ventanas es un parámetro de la implementación, generalmente 7 u 8.

La alternativa más elaborada para circundar lentamente la ventana de registros es colocar los registros durante el tiempo de compilación. Para lenguajes como C, Pascal, etc., esta estrategia es difícil y consume mucho tiempo. Por lo tanto, el compilador es crucial para mejorar la productividad del programa.

"Recientes investigaciones sugieren que la ventana de registros, encontradas en los sistemas SPARC pero no en otras máquinas RISC comerciales, están en condiciones de proveer excelente rendimiento para lenguajes de desarrollo como Lisp y Smalltalk." (R. Blau, P.Foley, etc. 1984).

Traps y Excepciones

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El diseño SPARC soporta un set total de traps o interrupciones. Son manejados por una tabla que soporta 128 interrupciones de hardware y 128 traps de software. Sin embargo las instrucciones de coma flotante pueden ejecutarse concurrentemente con la instrucciones de enteros, los traps de coma flotante deben ser exactos porque la FPU provee (desde la tabla) las direcciones de las instrucciones que fracasan.

Protección de memoria

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Algunas instrucciones SPARC son privilegiadas y pueden ser ejecutadas únicamente mientras el procesador esta en modo supervisor. Estas instrucciones ejecutadas en modo protegido aseguran que los programas de usuario no sean accidentalmente alterados por el estado de la máquina con respecto a sus periféricos y viceversa. El diseño SPARC también proporciona protección de memoria, que es esencial para las operaciones multitarea.

El SPARC tiene muchas similitudes con el diseño de Berkeley, el RISC II. Semejante al RISC II, él usa una ventana de registros para reducir el número de instrucciones Load y Store.

SPARC según Sun Microsystems

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Hasta hace poco, las arquitecturas RISC tenían un pobre rendimiento con respecto a los cálculos de coma flotante. Por ejemplo, el IBM 801 implementaba las operaciones de coma flotante por software. Los proyectos de Berkeley, RISC I y RISC II, superaban a una VAX 11/780 en cálculos enteros pero NO en aritmética de coma flotante. Esto también es cierto para el procesador de Stanford, el MIPS. Los sistemas SPARC, en cambio, son diseñados para un rendimiento óptimo en los cálculos de coma flotante y soportan precisión simple, doble y extendida en los operandos y en las operaciones como lo especifica la norma 754 del ANSI/IEEE del estándar sobre coma flotante.

El alto rendimiento en los cálculos de coma flotante resulta de la concurrencia de la IU y la FPU. La IU (Integer Unit) hace los "load" y "store" mientras la FPU (Floating Point Unit) ejecuta las operaciones y cálculos.

Los sistemas SPARC consiguen obtener velocidades elevadas como resultado del perfeccionamiento en las técnicas de fabricación de los chips.

El sistema SPARC entrega muy altos niveles de rendimiento. La flexibilidad de la arquitectura hace a los futuros sistemas capaces de obtener muchos mejores tiempos que el de la implementación inicial. Además, la arquitectura abierta hace esto posible por absorber los avances tecnológicos casi tan pronto como estos ocurren.
[cita requerida]

Implementaciones

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SPARC

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  • Primera generación liberada en 1987.
  • Frecuencias de reloj de 16 a 50 MHz.
  • Diseño escalar.

SUPER SPARC

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  • Segunda generación liberada en 1992.
  • Frecuencias de reloj de 33 a 50 MHz.
  • Diseño super escalar

ULTRA SPARC II

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  • Lanzado a mediados de 1996.
  • Arquitectura super escalar de 4 etapas y de 64 bits.
  • Cinco unidades de coma flotante.
  • Velocidades entre 250 y 300 MHz.

Advanced Product Line (APL)

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  • Lanzado a mediados de 2004.
  • Acuerdo comercial entre Sun Microsystems y Fujitsu
  • Arquitectura super escalar compatible con en el diseño SPARC V9 de 64 bits.
  • Velocidades entre 1,35 y 2,7 GHz.

Utilizado por Sun Microsystems, Cray Research, Fujitsu / ICL y otros.

Especificaciones de los microprocesadores SPARC

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Esta tabla contiene las especificaciones de ciertos procesadores SPARC: frecuencia (megahertz), versión de la arquitectura, año de lanzamiento, número de hilos (hilos por núcleo multiplicado por el número de núcleos), proceso de fabricación (nanómetros), número de transistores (millones), tamaño de la matriz (mm²), número de pines de entrada/salida, energía disipada (watts), voltaje y tamaños de las cachés de datos, instrucciones, L2 y L3 (kibibytes).

Nombre Modelo Frecuencia (MHz) Versión de Arq. Año Total de hilos[nota 1]​ Proceso (nm) Transistores (millones) Tamaño matriz (mm²) Pines de ES Consumo (W) Voltaje (V) caché D L1 (KiB) caché I L1 (KiB) caché L2 (KiB) cache L3 (KiB)
SPARC (varios), incluyendo el MB86900[nota 2]​ 14,28–40 V7 1987–1992 1×1=1 800–1300 ~0,1–1.8 -- 160–256 -- -- 0–128 (unificadas) N/P N/P
microSPARC I (Tsunami) TI TMS390S10 40–50 V8 1992 1×1=1 800 0,8 225? 288 2,5 5 2 4 N/P N/P
SuperSPARC I (Viking) TI TMX390Z50 / Sun STP1020 33–60 V8 1992 1×1=1 800 3,1 -- 293 14,3 5 16 20 0-2048 N/P
SPARClite Fujitsu MB8683x 66–108 V8E 1992 1×1=1 -- -- -- 144, 176 -- 2,5/3,3V-5,0V, 2,5V-3,3V 1, 2, 8, 16 1, 2, 8, 16 N/P N/P
hyperSPARC (Colorado 1) Ross RT620A 40–90 V8 1993 1×1=1 500 1,5 -- -- -- 5? 0 8 128-256 N/P
microSPARC II (Swift) Fujitsu MB86904 / Sun STP1012 60–125 V8 1994 1×1=1 500 2,3 233 321 5 3,3 8 16 N/P N/P
hyperSPARC (Colorado 2) Ross RT620B 90–125 V8 1994 1×1=1 400 1,5 -- -- -- 3,3 0 8 128-256 N/P
SuperSPARC II (Voyager) Sun STP1021 75–90 V8 1994 1×1=1 800 3,1 299 -- 16 -- 16 20 1024-2048 N/P
hyperSPARC (Colorado 3) Ross RT620C 125–166 V8 1995 1×1=1 350 1,5 -- -- -- 3,3 0 8 512-1024 N/P
TurboSPARC Fujitsu MB86907 160–180 V8 1996 1×1=1 350 3,0 132 416 7 3,5 16 16 512 N/P
UltraSPARC (Spitfire) Sun STP1030 143–167 V9 1995 1×1=1 470 3,8 315 521 30[nota 3]​ 3,3 16 16 512-1024 N/P
UltraSPARC (Hornet) Sun STP1030 200 V9 1998 1×1=1 420 5,2 265 521 -- 3,3 16 16 512-1024 N/P
hyperSPARC (Colorado 4) Ross RT620D 180–200 V8 1996 1×1=1 350 1,7 -- -- -- 3.3 16 16 512 N/P
SPARC64 Fujitsu (HAL) 101–118 V9 1995 1×1=1 400 -- Multichip 286 50 3,8 128 128 -- --
SPARC64 II Fujitsu (HAL) 141–161 V9 1996 1×1=1 350 -- Multichip 286 64 3,3 128 128 -- --
SPARC64 III Fujitsu (HAL) MBCS70301 250–330 V9 1998 1×1=1 240 17,6 240 -- -- 2,5 64 64 8192 --
UltraSPARC IIs (Blackbird) Sun STP1031 250–400 V9 1997 1×1=1 350 5,4 149 521 25[nota 4]​ 2,5 16 16 1024 or 4096 none
UltraSPARC IIs (Sapphire-Black) Sun STP1032 / STP1034 360–480 V9 1999 1×1=1 250 5,4 126 521 21[nota 5]​ 1,9 16 16 1024–8192 N/P
UltraSPARC IIi (Sabre) Sun SME1040 270–360 V9 1997 1×1=1 350 5,4 156 587 21 1,9 16 16 256–2048 N/P
UltraSPARC IIi (Sapphire-Red) Sun SME1430 333–480 V9 1998 1×1=1 250 5,4 -- 587 21[nota 6]​ 1,9 16 16 2048 N/P
UltraSPARC IIe (Hummingbird) Sun SME1701 400–500 V9 1999 1×1=1 180 Al -- -- 370 13[nota 7]​ 1,5-1,7 16 16 256 N/P
UltraSPARC IIi (IIe+) (Phantom) Sun SME1532 550–650 V9 2000 1×1=1 180 Cu -- -- 370 17,6 1,7 16 16 512 N/P
SPARC64 GP Fujitsu SFCB81147 400–563 V9 2000 1×1=1 180 30,2 217 -- -- 1,8 128 128 8192 --
SPARC64 GP -- 600–810 V9 -- 1×1=1 150 30,2 -- -- -- 1,5 128 128 8192 --
SPARC64 IV Fujitsu MBCS80523 450–810 V9 2000 1×1=1 130 -- -- -- -- -- 128 128 2048 --
UltraSPARC III (Cheetah) Sun SME1050 600 V9 / JPS1 2001 1×1=1 180 Al 29 330 1368 53 1,6 64 32 8192 N/P
UltraSPARC III (Cheetah) Sun SME1052 750–900 V9 / JPS1 2001 1×1=1 130 Al 29 -- 1368 -- 1,6 64 32 8192 N/P
UltraSPARC III Cu (Cheetah+) Sun SME1056 1002–1200 V9 / JPS1 2001 1×1=1 130 Cu 29 232 1368 80[nota 8]​ 1,6 64 32 8192 none
UltraSPARC IIIi (Jalapeño) Sun SME1603 1064–1593 V9 / JPS1 2003 1×1=1 130 87,5 206 959 52 1,3 64 32 1024 N/P
SPARC64 V (Zeus) Fujitsu 1100–1350 V9 / JPS1 2003 1×1=1 130 190 289 269 40 1,2 128 128 2048 --
SPARC64 V+ (Olympus-B) Fujitsu 1650–2160 V9 / JPS1 2004 1×1=1 90 400 297 279 65 1 128 128 4096 --
UltraSPARC IV (Jaguar) Sun SME1167 1050–1350 V9 / JPS1 2004 1×2=2 130 66 356 1368 108 1,35 64 32 16384 N/P
UltraSPARC IV+ (Panther) Sun SME1167A 1500–2100 V9 / JPS1 2005 1×2=2 90 295 336 1368 90 1,1 64 64 2048 32768
UltraSPARC T1 (Niagara) Sun SME1905 1000–1400 V9 / UA 2005 2005 4×8=32 90 300 340 1933 72 1,3 8 16 3072 N/P
SPARC64 VI (Olympus-C) Fujitsu 2150–2400 V9 / JPS1 2007 2×2=4 90 540 422 -- 120 -- 128x2 128x2 6144 N/P
UltraSPARC T2 (Niagara 2) Sun SME1908A 1000–1600 V9 / UA 2007 2007 8×8=64 65 503 342 1831 95 1,1–1,5 8 16 4096 N/P
UltraSPARC T2 Plus (Victoria Falls) Sun SME1910A 1200–1600 V9 / UA 2007 2008 8×8=64 65 503 342 1831 - - 8 16 4096 N/P
SPARC64 VII (Jupiter)[1]​ Fujitsu 2400–2880 V9 / JPS1 2008 2×4=8 65 600 445 -- 150 -- 64x4 64x4 6144 N/P
UltraSPARC "RK" (Rock)[2]​ Sun SME1832 2300 V9 / -- canceled[3]​ 2×16=32 65 ? 396 2326 ? ? 32 32 2048 ?
SPARC64 VIIIfx (Venus)[4]​[5]​ Fujitsu 2000 V9 / JPS1 2009 1x8=8 45 760 513 1271 58 ? 32x8 32x8 6144 N/P
SPARC T3 (Rainbow Falls) Oracle/Sun 1650 V9 / UA _?_ 2010 8×16=128 40[6]​ ???? 371 ? 139 ? 8 16 6144 none
SPARC64 VII+ (Jupiter-E or M3)[7]​[8]​ Fujitsu 2667-3000 V9 / JPS1 2010 2x4=8 65 - - - 160 - 64x4 64x4 12288 N/P
MCST-4R MCST (Russia) 750-1000 V9 2010 1x4=4 90 150 115 - 15 1 32 16 2048 N/P
SPARC T4 (Yosemite Falls)[9]​ Oracle 2850-3000 V9 / OSA2011? 2011 8×8=64 40 855 403 ? 240 ? 16x8 16x8 128x8 4096
SPARC64 IXfx[10]​[11]​ Fujitsu 1850 V9 / JPS1? 2012 1x16=16 40 1870 484 1442 110 ? 32x16 32x16 12288 N/P
SPARC64 X Fujitsu ????-3000 V9 / JPS 2012 2x16=32 28 2950 587,5 1500 ? ? 64x16 64x16 24576 N/P
SPARC T5 Oracle 3600 V9 / OSA2011? 2013 8×16=128 28 ? ? ? ? ? 16x8 16x8 128x16 8192
SPARC M5 Oracle 3600 V9 / OSA2011? 2013 8×6=48 28 ? ? ? ? ? 16x6 16x6 128x6 49152
SPARC M6 Oracle 3600 V9 / OSA2011? 2013 8×12=96 28 ? ? ? ? ? 16x12 16x12 128x12 49152
Nombre (codename) Modelo Frecuencia (MHz) Versión Arq. Año Total de hilos[nota 1]​ Proceso (nm) Transistores (millions) Tamaño matriz (mm²) Pines de ES Consumo (W) Voltaje (V) caché D L1 (KiB) caché I L1 (KiB) caché L2 (KiB) cache L3 (KiB)

Notas:

  1. ↑ a b hilos por núcleo × número de núcleos
  2. ↑ Varias implementaciones del SPARC V7 fueron producidas por Fujitsu, LSI Logic, Weitek, Texas Instruments y Cypress. Un procesador SPARC V7 generalmente consiste de varios CI discretos, usualmente comprendiendo una unidad de enteros (IU), una unidad de coma flotante (FPU), una unidad de gestión de memoria (MMU) y la memoria caché.
  3. ↑ a 167 MHz
  4. ↑ a 250 MHz
  5. ↑ a 400 MHz
  6. ↑ a 440 MHz
  7. ↑ máximo a 500 MHz
  8. ↑ a 900 MHz

Enlaces externos

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  6. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas oracle-t3-whitepaper
  7. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas register-t4-next-year
  8. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas fujitsu-m-whitepaper
  9. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas register-oracle-t4
  10. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas fujitsu-s64ixfx
  11. ↑ Error en la cita: Etiqueta <ref> no válida; no se ha definido el contenido de las referencias llamadas fujitsu-fx10-launch
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